IT/ASIC | FPGA 2017. 6. 30.
PV - Physical verification / DRC, LVS, ERC, DFM
PV - Physical verification / DRC, LVS, ERC, DFM개발 보단 검증의 시대.검증이라는 것은 끝이 없는 터.. 어느 정도 기준을 세워서 그만 할 수 있어야 하는 용기가 필요..참고: https://www.synopsys.com/news/pubs/compiler/artlead_design-sep05.html?cmp=NLC-compiler&Link=Sep05_Issue_Art1무튼..용어들을 살펴보자.DRC - Design Rule Check기본적으로 파운드리가 제공하는 룰이 있다. 그 룰에 위배 되는지 아닌지 판단하면 된다.Consists of dimensional rules (width/spacing/coverage landing) for metals, diffusion, ..
IT/ASIC | FPGA 2017. 6. 30.
실리콘 순도 표시 - 6N, 11N
실리콘 순도 표시.이런것이 있다네..순금은 보통 99.99% 면 충분한디..이놈의 반도체는 너무 결벽증이댜..99.999999% 정도 되야 태양전지에 쓰이고,99.99999999999% 이 정도는 되어야 반도체 공정에 사용할 수 있다냐..그런디 이걸 부르는 방법은 9의 소수점 이하 갯수로 부른다네. 즉 99.999999% 은 6N (six nine), 99.99999999999% 은 11N (eleven nine) 이렇게.출처: http://blog.daum.net/dasomcap/894from - https://pixabay.com/en/cockle-shell-coarse-grained-sand-571905/
IT/ASIC | FPGA 2017. 6. 23.
[용어] Transistor Level Description
[용어] Transistor Level Description머 거창한 얘기는 아니고, 이렇게 기술하기 위해서 많이 들리는 단어들이 있다. 1. SPICE (Simulation Program with Integrated Circuit Emphasis)- 디바이스 기술, 텍스트로..- Resistors, Inductor, Capacitor, Diode, MOS transistor- Sources-- Voltage and Current Sources--- V1 DC=5V, I1 AC=5mA,...-- Transient sources--- Pulse Source 파형형태, Piecewise Linear(PWL) 계단같은 형태의 단계형 파형..2. CDL (Circuit Description Language)- ..
IT/ASIC | FPGA 2017. 6. 2.
[스크랩] Chip size 관련 용어 - chip size, seal ring, scribe lane
원본글 : Chip size 관련 용어 - chip size, seal ring, scribe lane (http://blog.naver.com/beahey/90174222003) Chip Size 와 관련된 용어들 (chip size, seal ring, scribe lane) Chip Size 와 관련된 용어들 Keyword : chip size, seal ring, scribe lane Layout for core... blog.naver.com 그림은 원본글에 가셔서 보시도록 하시고, 필요한 것만 정리해 보면, Core logic 의 layout 결과물 + Seal ring 까지는 하나의 GDS 로 보통 만들어 진다. 이때 칩사이즈는, Scribe lane 을 포함할 수도 안할 수도 있다. 표기할..
IT/ASIC | FPGA 2017. 6. 2.
[Tool] Mentor Graphics - Calibre PERC (ESD check)
Mentor Graphics - Calibre PERC 뉴스레터의 내용인데, ㅋㅋ 어렵네~http://www.mentorkr.com/company/news20100113.htmlCalibre PERC 제품은 회로의 정전기 방전(ESD) 이벤트 보호 수준이 충분한지 확인하고 디자이너가 혼성신호 IC의 여러 파워 서플라이 간에 잘못된 연결이 있는지 손쉽게 확인할 수 있도록 하는 것을 비롯하여다양한 애플리케이션을 다룬다. Calibre PERC 제품은 ESD 검증 영역에서 제조 시 디바이스의 심각한결함을 유발하고 선적 및 어셈블리 과정에 디바이스가 쉽게 손상되도록 하고 현장에서 디바이스의 수명을떨어뜨리는 ESD 이벤트로부터 디바이스를 보호하는 데 필요한 회로의 완벽성을 확인한다. 또한 CalibrePERC 제..
IT/ASIC | FPGA 2017. 5. 31.
[전자 기초] MOSFET의 원리
[전자 기초] MOSFET의 원리 트랜지스터 원리, 알고보면 간단해요^^ 트랜지스터 원리, 알고보면 간단해요^^ | 삼성디스플레이 뉴스룸 우리가 사용하고 있는 스마트폰, 태블릿PC, 데스크탑PC 등 셀수 없이 많은 전자 기기에 반도체가 들어가죠? news.samsungdisplay.com 중요한 것만 캡쳐. 원본글로 들어가서 보세요 자세한 것은 만화로 쉽게 이해하는 모스펫(MOSFET)의 스위칭 동작 원리 만화로 쉽게 이해하는 모스펫(MOSFET)의 스위칭 동작 원리 중학교 과학시간에 배운 전자회로에서 전압이 조금 걸리면 전류도 조금 흐르고, 전압이 많이 걸리면 전류도 많이 걸린다는 점을 기억하시나요? 즉, 전압이 걸린 이상 전류를 흐르지 않게 할 수는 없다는 말인데요.. blog.skhynix.com ..
IT/ASIC | FPGA 2017. 5. 26.
인터뷰 예상 질문 - 반도체 설계 인력
이런 대단한 블로거가 있나? 반도체 설계자들이 인터뷰 준비를 위한 예상 질문리스트 (답변은 일부 있음) 정리해 놓은 글 발견세세히 다 알지는 못하지만 자기 분야에 맞는 글을 읽어보고 정리해 보면 쵝오~~Backend (Physical Design) Interview Questions and AnswersMar 12, 2008 ... Backend (Physical Design) Interview Questions and Answers. Below are the sequence of questions asked for a physical design engineer.asic-soc.blogspot.com/2008/.../backend-physical-design-interview.htmlCompanywis..
IT/ASIC | FPGA 2017. 5. 26.
Temperature inversion
Temperature inversion – concept and phenomenon(http://vlsiuniverse.blogspot.kr/2015/04/temperature-inversion-deep-dive-into.html)머 공정이 낮아질수록 변수가 복잡해짐.단순히 온도가 낮고 높은 온도이면 best case 인데. 잘은 모르지만 공정이 낮아지면 원칙에서 벗어나 온도가 높아도 가끔 best case의 범위를 넘는 것들이 나오는 경우도 있음. 당연히 그 반대의 경우도 생각해야 하고...단어만으로 이해하면 이런 뜻이것 같은데. 머 틀려도 어쩔수 없지.시원한 바다가 생각나는 여름이~~출처: https://pixabay.com/en/santorini-oia-greece-water-1571484/
IT/ASIC | FPGA 2017. 5. 26.
Process-Voltage-Temperature (PVT) Variations and Static Timing Analysis
참고글 소개, 너무 기술적인 내용이라 읽기는 싫지만 가끔은 찾아봐야 함(http://asic-soc.blogspot.kr/2008/03/process-variations-and-static-timing.html)Sources of variation can be:Process variation (P)Supply voltage (V)Operating Temperature (T)The best and worst design corners are defined as follows:Best case: fast process, highest voltage and lowest temperature 빠른 공정, 높은 전압, 낮은 온도Worst case: slow process, lowest voltage and hig..
IT/ASIC | FPGA 2017. 5. 25.
[전자] EOS / ESD - 기초 지식
관련글 링크 2016/02/26 - [IT/ASIC | FPGA] - [반도체] ESD Test - HBM,MM,CDM 자료 모음 2017/07/18 - [IT/ASIC | FPGA] - ASIC, SoC, 반도체, 설계 관련 글 모음 EOS 와 ESD 에 대한 기초지식 네이버 블로그 검색으로 해결~ http://blog.naver.com/bkpark777/80164645562 ESD에 대해서 서지 (surge)와 ESD의 차이점이 뭔가요? ESD는 Electrostatic Discharge 의 약자로서 정전기를 방... blog.naver.com EOS(electriocal overstress : 전기적 과부하)의 일반 용어로 볼 수 있고, EOS는 번개(lightning), 전기자기파(EMP), 정전..