[hdl] verilog 에서 explicit data type 으로 사용하기

how to assert error during compiling when using signal before declare..
키워드는 바로 요거

`default_nettype none   // turn off implicit data types

이렇게 하면 wire 를 선언하지 않고 그냥 쓰게 되면 컴파일 에러가 발생하게 된다.
이렇게 해야 오타등으로 인한 의도하지 않은 잘못된 signal name 을 쓰는 것을 방지할 수 있다.
즉, 내가 쓰고 싶은 wire(signal) name 이 abcd 였는데, 쓰다가 abce로 쓰더라도 그 에러를 찾기 힘들다. 기본적으로 선언하지 않은 것은 그냥 wire 선언된 것으로 인식하기 때문에..

머든 정확하게 선언하고 쓰는 것이 에러를 줄이는 길이라 생각해..

..wiznXt..^O^..