타이밍 기초 - 디자인 요소 common design objects

Here’s a comprehensive summary of common design objects used in Synopsys Design Constraints (SDC), referencing standard usage in digital design:

Design Object	Description	Example Command
Clocks	Defines timing properties for clock signals.	create_clock -name clk -period 10
Ports	Input/Output ports, typically on the top-level module.	set_input_delay -clock clk 5 [get_ports in]
Pins	Specific signal locations within cells or modules.	set_drive 2 [get_pins cellA/pinA]
Cells	Instances of logic gates or macros within the design.	set_max_area [get_cells cellB]
Nets	Connections between pins or cells, carrying signals.	set_load -pin_load 0.05 [get_nets netA]
Design Hierarchies	Groups or hierarchies containing multiple instances/cells.	set_clock_groups -group [get_cells *]

These objects are foundational for setting timing, power, and area constraints in VLSI design and help organize design and constraint relationships. For more in-depth explanations, consult detailed SDC documentation or resources like VLSI Expert.

여기에서 사용하는 SDC 디자인 오브젝트를 한글로 정리하면 다음과 같습니다:

디자인 오브젝트	설명	예제 명령어
클럭(Clocks)	클럭 신호의 타이밍 속성을 정의합니다.	create_clock -name clk -period 10
포트(Ports)	최상위 모듈의 입력/출력 포트입니다.	set_input_delay -clock clk 5 [get_ports in]
핀(Pins)	셀이나 모듈 내의 특정 신호 위치입니다.	set_drive 2 [get_pins cellA/pinA]
셀(Cells)	디자인 내 논리 게이트 또는 매크로 인스턴스입니다.	set_max_area [get_cells cellB]
넷(Nets)	핀 또는 셀 간의 연결로 신호를 전달합니다.	set_load -pin_load 0.05 [get_nets netA]
디자인 계층(Hierarchies)	다수의 인스턴스나 셀을 포함하는 그룹 또는 계층입니다.	set_clock_groups -group [get_cells *]

이 오브젝트들은 SDC를 통한 타이밍, 전력, 면적 제약 설정에서 핵심적인 역할을 합니다. SDC 문서나 VLSI Expert 페이지를 참고하면 더 많은 예제를 볼 수 있습니다.