Verilog-mode - input 시그널에 0 값 할당 방법

그냥 System verilog 에서 쓰이는 버스에 0 주는 방법 '0 를 활용하면 가장 편하다.

그럼에도, 버스에 딱 맞춰서 주고 싶다면 

{@"vl-width"{1'b0}}

이런형태로 처리하는 것을 지원한다.

How do I use AUTO_TEMPLATE to tie off inputs to zero?

To tie off a single port:

/* InstModule AUTO_TEMPLATE (
    .\(.*\)_test ('0),
); */

If you don't want to use SystemVerilog's '0 you can use a Lisp format template, and the Lisp variable vl-width, which contains the width of the port:

/* InstModule AUTO_TEMPLATE (
    .\(.*\)_test ({@"vl-width"{1'b0}}),
); */

If you want verilog-mode to only tie off input signals, not output port names that match the port regular expression, then use a Lisp format template to match inputs:

/* InstModule AUTO_TEMPLATE (
    .\(.*\)_test (@"(if (equal vl-dir \\"input\\") \\"'0\\" \\"\\")"),
); */