Verilog - 숫자 표현 정리 - Signed vector 내용 중요

(작성중입니다) 숫자에 대한 verilog 표현에 대해서 알아본다. 원본 소스 글은 여기이다. 제 공부로 적당히 지워가며 정리된 것이니 꼭 원본 글로 방문해서 제대로 된 글을 읽어보시길 바랍니다. Numbers in Verilog Binary in Verilog By default, a Verilog reg or wire is 1 bit wide. This is a scalar: 기본으로 선언은 1 비트 길이를 표현한다. wire x; // 1 bit wire reg y; // also 1 bit logic z; // me too! A vector is declared like this: type [upper:lower] name; 벡터 값은 아래와 같이 표현된다. wire [5:0] a; // 6-bi..