[HDL] VHDL conditional compile #ifdef 사용하기

VHDL 이 나의 생각엔 구조나 사용법이 개발에 사용하는데 크게 무리는 없어 보이는데, 꼭 하나 걸리는 것은 C언어등에서 쓰이고, 물론 verilog 에서는 당연히 지원하는 #ifdef 과 같은 conditional compiler을 하기 위한 문법을 지원하지 않는 것이 가장 불편한 듯 하다. 여기저기 조사해 본 바로, 직접 지원하는 것은 없는 것으로 보여..또 삽질로..ㅜㅜ 그래도 완전 삽질은 조금 그렇지 ^^ 조금 불편해도 이렇게는 쓸수 있을 듯.. 바로 GNU C compiler등에서 제공되는 Pre-compiler를 통해 가능할듯 아래 그림과 같이, 왼쪽의 vhdl src는 오른쪽의 소스에서 pre-compiler를 통해 만들어진 것이다. 보다시피..#define, #ifdef 등을 사용한 소스가..