IT/ASIC | FPGA 2019. 4. 25.
[HDL] Test Bench 작성가이드 in Verilog
이것저것, 책도 인터넷도 뒤져봐도 기본이 중요 첨부된 자료정도면 기본 이해 뿐 아니라 왠만한 건 그냥 해결 가능 카운터 테스트를 예제로 해서 자세히 설명되어 있음. 반드시 숙지한 후 작업에 적용하기 원본 소스 : http://people.ece.cornell.edu/land/courses/ece5760/Verilog/LatticeTestbenchPrimer.pdf 꼴랑 10페이지니깐, 다 외울 수도 있겠다. 모듈 인스턴스 정의하고, 맵핑하고, 클럭 정의해서 기본으로 주는 부분. 추가로 디버깅을 위해 출력하는 예제 부분만 살짝 캡처 초초 기본이니깐 너무 큰 기대는 말고, 다들 짜요~~
IT/ASIC | FPGA 2018. 11. 28.
(2018)[IDEC 연구원 교육] Cell-Based 설계 Flow 교육
(2018)[IDEC 연구원 교육] Cell-Based 설계 Flow 교육 그리고, IDEC 의 강의 리스트에도 이 자료의 소개가 있다. (2018)[IDEC 연구원교육] Cell-based flow 교육 - http://www.idec.or.kr/vod/apply/view/?&no=144 [강좌 개요] - 디지털 칩 설계 전체 과정 중, 본 과정은 Front – End 과정을 다루는데 초심자의 눈높이에 맞추어 이론과 실습을 진행함. 기존의 Front-End 강좌에 Verdi Verification과정을 추가하여 새롭게 업데이트 했습니다 - IC Compiler 를 이용한 Layout 방법을 소개하고 Back-end 과정 진행 시 주의 사항에 대해서 학습할 수 있도록 합니다. [사전지식] 디지털 논리회로..
IT 2013. 1. 8.
CES Is the World’s Greatest Hardware Show Stuck in a Software Era
원본 : http://www.wired.com/gadgetlab/2013/01/ces-2013-software/ If you want to see what will be a long-term hit that emerges from CES, look at the software support. Look for the products that are marvels of simplicity, whose software not only strips away layers of complexity in our lives, but is built with the future in mind — built to upgrade. Look for the products that can support all sorts of ..
IT 2012. 12. 12.
Verilog 설계 팁
Verilog 설계 팁 IDEC 2012.12 한글 자료
IT 2010. 2. 17.
[HDL] VHDL conditional compile #ifdef 사용하기
VHDL 이 나의 생각엔 구조나 사용법이 개발에 사용하는데 크게 무리는 없어 보이는데, 꼭 하나 걸리는 것은 C언어등에서 쓰이고, 물론 verilog 에서는 당연히 지원하는 #ifdef 과 같은 conditional compiler을 하기 위한 문법을 지원하지 않는 것이 가장 불편한 듯 하다. 여기저기 조사해 본 바로, 직접 지원하는 것은 없는 것으로 보여..또 삽질로..ㅜㅜ 그래도 완전 삽질은 조금 그렇지 ^^ 조금 불편해도 이렇게는 쓸수 있을 듯.. 바로 GNU C compiler등에서 제공되는 Pre-compiler를 통해 가능할듯 아래 그림과 같이, 왼쪽의 vhdl src는 오른쪽의 소스에서 pre-compiler를 통해 만들어진 것이다. 보다시피..#define, #ifdef 등을 사용한 소스가..
