IT/ASIC | FPGA 2024. 2. 15.
Verilog - RGMII 샘플 코드 - 북마크
Verilog 로 구현된 RGMII 코드가 있어서 일단 공유한다. RGMII 는 이데넷 PHY칩과 MAC 사이의 통신 방법이라고 보면 된다. 일단 아래 블로그글을 참고하자. https://www.circuitden.com/blog/23 CircuitDen | Artin Isagholian This article is for hardcore digital design wizards who don’t want to use any intermediate processors (kiss your software team goodbye) or proprietary IPs to communicate with their FPGAs via an ethernet connection. All you need is a PC,..
IT 2010. 4. 16.
[tech] Ethernet frame, MII timing (simple)
맨날 보면서도, 깜빡깜빡 이더넷 프레임의 전체 구조를 적어놔 보자. (source : http://en.wikipedia.org/wiki/Ethernet) 그리고, PHY chip에서 송수신 하는 시그널은 MII 를 사용하는데 대략의 타이밍도도 같이 첨가해두면 편할 듯 (source : Intel 82555 10/100 Mbps LAN Physical Layer Interface datasheet) (source : Intel 82555 10/100 Mbps LAN Physical Layer Interface datasheet) Ethernet mac을 설계해야 한다면, RXCLK가 Rising edge에서 valid한 데이터를 얻을 수 있다는 걸 기억!! 마찬가지로 TXCLK Falling edge에서..
