IT/ASIC | FPGA 2015. 12. 29.
Simulating verilog VHDL using Synopsys VCS - 칩 설계 검증 툴
Synopsys VCS 사용 - HDL compile & simulation, 칩 설계 검증 아래 2가지 원본 글을 가지고 아래와 같이 간단한 tutorial을 만들어 보았다. 한글이 곳곳에 보이도록 했다. 그래도 원본을 감상하시는 예의를 갖추도록.정리는 하고 있는 중인데, 자료는 쓸만해서 그냥 올리니 대충 이해해 주시길. (via http://www.vlsiip.com/vcs/)(via http://salinasv.blogspot.kr/2011/05/simulating-mixed-language-hdl-using-vcs.html) VCS에 관한 간단한 사용법 소개. VCS is 3 step process 3단계로 구성된다.Compile/Analysis1차 간단한 문법 분석, vhdlan/vlogan 명..
IT 2012. 4. 4.
[HDL] Value Change Dump (VCD) File
VDC 파일 아래에 여차저차 설명이 있다. 제일 많이 쓰는 곳은 테스트벡터를 전달해 줄 때 서로서로 포맷을 맞춰줘야 하는데, 그나마 별 신경쓰지 않고 vcd 파일로 전달 해 주면 대부분 변경해서 사용이 가능하다. 이정도 노력은 해줘야 테스트 하우스 혹은 디자인 하우스에서 좋아하겠지 ^~^원본 : http://verilog.renerta.com/mobile/source/vrg00056.htm Value Change Dump (VCD) File The Value change dump (VCD) file contains information about any value changes on the selected variables. Value change dump file can be used for hiera..
IT 2012. 3. 7.
XilinxCoreLib unisim library in modelsim
Xilinx ISE에서 생성한 Coregen IP들을 modelsim에서 돌려볼려면 xilinxcorelib, unisim library를 modelsim에 등록해 주어야 한다. 그럼 ISE를 설치한 후에 아래와 같이 진행한다. 먼저, PATH에 아래 폴더들을 추가한다. ISE폴더\bin\nt; ISE폴더\lib\nt; 그런다음, command 참을 띄우고 아래와 같이 입력한다. ISE 폴더\bin\nt\unwrapped\compxlib -s mti_se -l vhdl -lib xilinxcorelib -dir C:\lib(저장하고 싶은 폴더위치) 그럼 알아서 조금 시간이 걸리면서 돈다. 그대로 둔다. 다 되면 다되었다고 알려주면서 에러나 워닝숫자등을 알려준다. 끝. 참고로 modelsim.ini 파일에..
