IT/ASIC | FPGA 2015. 12. 29.
Simulating verilog VHDL using Synopsys VCS - 칩 설계 검증 툴
Synopsys VCS 사용 - HDL compile & simulation, 칩 설계 검증 아래 2가지 원본 글을 가지고 아래와 같이 간단한 tutorial을 만들어 보았다. 한글이 곳곳에 보이도록 했다. 그래도 원본을 감상하시는 예의를 갖추도록.정리는 하고 있는 중인데, 자료는 쓸만해서 그냥 올리니 대충 이해해 주시길. (via http://www.vlsiip.com/vcs/)(via http://salinasv.blogspot.kr/2011/05/simulating-mixed-language-hdl-using-vcs.html) VCS에 관한 간단한 사용법 소개. VCS is 3 step process 3단계로 구성된다.Compile/Analysis1차 간단한 문법 분석, vhdlan/vlogan 명..
IT 2011. 5. 24.
irun 명령 (mixed hdl langugae compile & simulation) - ncsim, ncverilog, ncvhdl
여러가지 종류의 hdl을 같이 컴파일하고, elab & simulation 할때 유용한 명령어..irun irun 쳐보면 여러가지 사용용례가 나온다. irun sio85.v irun xor.v bot.vhd xor_verify.e irun -f run.f irun a.v b.v c.vhd -c irun -R -input commands.tcl irun -helpsubject specman 머 표시해둔 하나만 알아도 되겠네..여기서 -c 옵션은 simulation은 하고 싶지 않을때~~~ 참고로..nc 시리즈의 버전은 2008 이상에서만 있는지는 모르겠네..이전 버전을 모름 ㅠㅠ
