IT/ASIC | FPGA 2018. 11. 28.
(2018)[IDEC 연구원 교육] Cell-Based 설계 Flow 교육
(2018)[IDEC 연구원 교육] Cell-Based 설계 Flow 교육 그리고, IDEC 의 강의 리스트에도 이 자료의 소개가 있다. (2018)[IDEC 연구원교육] Cell-based flow 교육 - http://www.idec.or.kr/vod/apply/view/?&no=144 [강좌 개요] - 디지털 칩 설계 전체 과정 중, 본 과정은 Front – End 과정을 다루는데 초심자의 눈높이에 맞추어 이론과 실습을 진행함. 기존의 Front-End 강좌에 Verdi Verification과정을 추가하여 새롭게 업데이트 했습니다 - IC Compiler 를 이용한 Layout 방법을 소개하고 Back-end 과정 진행 시 주의 사항에 대해서 학습할 수 있도록 합니다. [사전지식] 디지털 논리회로..
IT/ASIC | FPGA 2018. 10. 25.
반도체 패키징 공정
반도체 패키징 공정을 대략적으로 살펴보면 다음과 같다. ① Back Grinding 공정 : 전공정에서 가공된 웨이퍼의 후면을 얇게 갈아내는 공정 ② Sawing(Dicing) 공정 : 웨이퍼를 개별 단위(net die)로 잘라내는 공정 ③ Die Attaching 공정 : 회로기판(substrate)에 칩을 붙여 고정하는 공정 ④ Wire Bonding : Gold Wire로 칩을 전기적으로 연결하는 공정 ⑤ Molding : EMC 물질로 칩이 실장된 기판을 감싸는 공정 ⑥ Marking : 레이저로 개별 제품에 제품 정보를 새기는 공정 ⑦ Solder Ball Mount : 회로기판에 솔더 볼을 붙여 아웃단자를 만드는 공정 ⑧ PKG Sawing : 모듈/보드/카드에 실장하도록 개별 반도체로 잘라내..
