IT/ASIC | FPGA 2019. 4. 25.
[HDL] Test Bench 작성가이드 in Verilog
이것저것, 책도 인터넷도 뒤져봐도 기본이 중요 첨부된 자료정도면 기본 이해 뿐 아니라 왠만한 건 그냥 해결 가능 카운터 테스트를 예제로 해서 자세히 설명되어 있음. 반드시 숙지한 후 작업에 적용하기 원본 소스 : http://people.ece.cornell.edu/land/courses/ece5760/Verilog/LatticeTestbenchPrimer.pdf 꼴랑 10페이지니깐, 다 외울 수도 있겠다. 모듈 인스턴스 정의하고, 맵핑하고, 클럭 정의해서 기본으로 주는 부분. 추가로 디버깅을 위해 출력하는 예제 부분만 살짝 캡처 초초 기본이니깐 너무 큰 기대는 말고, 다들 짜요~~
IT 2012. 4. 4.
[HDL] Value Change Dump (VCD) File
VDC 파일 아래에 여차저차 설명이 있다. 제일 많이 쓰는 곳은 테스트벡터를 전달해 줄 때 서로서로 포맷을 맞춰줘야 하는데, 그나마 별 신경쓰지 않고 vcd 파일로 전달 해 주면 대부분 변경해서 사용이 가능하다. 이정도 노력은 해줘야 테스트 하우스 혹은 디자인 하우스에서 좋아하겠지 ^~^원본 : http://verilog.renerta.com/mobile/source/vrg00056.htm Value Change Dump (VCD) File The Value change dump (VCD) file contains information about any value changes on the selected variables. Value change dump file can be used for hiera..
