Verilog 배열관련 정리

참고 : http://blog.naver.com/beahey/90192889480

배열 선언은

reg [7:0] a[3];

이렇게 한다. 앞쪽의 "[7:0]"는 배열을 표현보다는 버스의 비트를 나타내고,

배열을 뒤쪽의 "[3]" 으로 보고 이해하는 것이 쉽다.

즉 위의 예는 8비트짜리 배열 3개을 가지고 있다는 의미

또한 중요한 것은 포트로 뽑아낼 수가 없다는 엄청 불편한 진실..

즉 module의 input/output으로 쓰기 곤란하다는..

구체적인 예는 위 참고 사이트 참조

짤은 "Array" ㅋ

array by OiMax