타이밍 기초 - 간단한 제약조건 예제 SDC 구문 예제

SDC에서 제약 조건을 설정하는 주요 명령어와 그 목적을 요약하여 표로 정리하면 다음과 같습니다:

제약 조건	설명	예제 명령어
클럭 정의	클럭의 주기와 특성을 정의하여 타이밍 분석의 기준을 설정합니다.	create_clock -name clk -period 10 [get_ports clk]
입출력 지연 설정	입력과 출력 신호의 지연 시간을 설정하여 외부 환경과의 타이밍을 맞춥니다.	set_input_delay -clock clk 5 [get_ports in]
멀티사이클 경로	특정 경로가 여러 클럭 사이클에 걸쳐 발생하도록 지정합니다.	set_multicycle_path -from A -to B 2
False Path	특정 경로를 타이밍 분석에서 제외합니다.	set_false_path -from A -to B
클럭 도메인 그룹	서로 다른 클럭 도메인을 정의하여 비동기 관계를 설정합니다.	set_clock_groups -asynchronous -group {clk1 clk2}
로드 설정	셀의 출력에 걸리는 부하를 설정합니다.	set_load -pin_load 0.05 [get_ports out]
면적 제약	최대 면적을 제한하여 디자인 크기를 제약합니다.	set_max_area 500

이 표는 각 제약 조건의 목적과 예제 명령어를 요약하여 제약 조건을 쉽게 설정할 수 있도록 구조화하였습니다. 더 자세한 내용은 SDC 문서에서 확인하실 수 있습니다.