IT/ASIC | FPGA 2024. 5. 16.
Netlist vs UPF 포함 Netlist - UPF 파일 소개 및 적용 방법
반도체 설계에서 넷리스트(Netlist)는 전자 회로의 연결 정보를 담고 있는 파일입니다. 넷리스트는 기본적으로 회로의 모든 소자와 그 연결 관계를 나열합니다. UPF(Universal Power Format)가 적용된 넷리스트는 저전력 설계를 위한 전원 관리 정보가 포함된 넷리스트입니다.UPF 파일 소개기본 넷리스트 예제먼저, 기본적인 넷리스트 파일을 살펴보겠습니다. 여기서는 간단한 AND 게이트 회로의 넷리스트를 예로 들겠습니다.기본 넷리스트 (basic_netlist.v)module simple_and ( input a, input b, output c); assign c = a & b;endmodule이 기본 넷리스트는 simple_and 모듈을 정의하고, 입력 a와 b를 논..
IT/파이썬 2024. 5. 16.
파이썬에서 파일 열기: `w`와 `wt` 모드의 차이점 및 한글 인코딩 처리
파이썬에서 파일을 열 때 사용하는 open() 함수는 다양한 mode 인자를 통해 파일을 읽기, 쓰기, 추가 등의 작업을 수행할 수 있습니다. 이 글에서는 w와 wt 모드의 차이점과 한글을 제대로 처리하기 위한 인코딩 옵션을 다루어 보겠습니다.w 모드와 wt 모드의 차이점w와 wt는 모두 파일을 쓰기 모드로 여는 것을 의미합니다. 하지만 두 모드 사이에는 약간의 차이가 있습니다.w 모드:파일을 쓰기 모드로 엽니다.파일이 이미 존재하면 그 내용을 모두 지우고 새로 작성합니다.파일이 존재하지 않으면 새 파일을 만듭니다.기본적으로 텍스트 모드로 파일을 엽니다.wt 모드:w 모드와 마찬가지로 파일을 쓰기 모드로 엽니다.t는 텍스트 모드를 의미합니다. 따라서 wt는 파일을 쓰기 모드로 텍스트 형식으로 연다는 것을..
IT/ASIC | FPGA 2024. 5. 14.
SDC 작성 하는 방법 - 글 정리중
SDC(Synopsys Design Constraints)에 대해 이해하고 작성해보기 글을 완성해보자.---title: "Synopsys Design Constraints (SDC) 이해하기"date: 2024-05-14author: "작성자 이름"categories: ["반도체 설계", "SDC", "EDA"]tags: ["SDC", "칩 설계", "전자설계자동화(EDA)"]---Synopsys Design Constraints (SDC) 이해하기이 블로그 포스트에서는 Synopsys Design Constraints(SDC)에 대해 탐구하고, SDC의 중요성과 효과적인 사용 방법을 알아보겠습니다.소개Synopsys Design Constraints(SDC)는 반도체 설계에서 중요한 역할을 하는 파일 ..
IT/ASIC | FPGA 2024. 5. 14.
LDRC 체크 - sdc 중심으로
논리 설계 규칙 검사(Logic Design Rule Checking, LDRC)는 논리 회로 설계가 특정 규칙과 제약 조건을 준수하는지 확인하는 과정입니다. LDRC 작업은 타이밍 분석, 클럭 도메인 교차, 설정 및 홀드 시간 검증, 그리고 논리적 일관성 검사를 포함합니다.아래는 예제 SDC(Synopsys Design Constraints) 파일을 사용하여 LDRC 작업을 수행하는 예제를 제공합니다. 이 예제는 특정 설계 규칙을 검증하는 데 필요한 내용을 포함합니다.1. SDC 파일 예제SDC 파일은 설계 제약 조건을 정의하는 파일입니다. 다음은 예제 SDC 파일입니다:# Define the clockcreate_clock -name clk -period 10 [get_ports clk]# Defin..
IT/ASIC | FPGA 2024. 5. 14.
GCA - Clock 관련 SDC 확인
칩 설계 및 합성 분야에서 "GCA"는 2가지 설명 버전 약자를 쓰게 되면 이래저래 상황에 따라 달리 쓰이니 자기 회사에 맞는 것을 제대로 물어보고 쓰자!Galaxy Constraint Analyzer"Galaxy Constraint Analyzer (GCA)"는 Synopsys의 EDA(Electronic Design Automation) 도구입니다. GCA는 설계 제약 조건을 분석하고 검증하는 데 사용되는 도구로, 특히 SoC(System on Chip) 설계에서 중요한 역할을 합니다. GCA는 Synopsys의 Galaxy Design Platform의 일부로, 설계의 타이밍, 전력, 전압 드롭 등을 분석하여 설계 품질을 향상시키는 데 도움을 줍니다.주요 기능과 목적제약 조건 관리:설계 제약 조건 ..
IT/Git, GitHub 2024. 5. 14.
git config 초기화
이미 설정이 지저분하게 많이 되어 있다. 초기화 하고 싶다면, Git 설정을 초기화하는 방법에는 여러 가지가 있습니다. 아래에서는 Git 설정을 전역적으로 또는 특정 리포지토리에서 초기화하는 방법을 설명하겠습니다.1. 전역 Git 설정 초기화전역 설정은 사용자 홈 디렉토리의 .gitconfig 파일에 저장됩니다. 이를 초기화하려면 해당 파일을 삭제하거나 내용을 초기 상태로 변경하면 됩니다.방법 1: .gitconfig 파일 삭제rm ~/.gitconfig이 방법은 전역 설정 파일을 완전히 삭제하므로 다시 설정해야 할 수도 있습니다.방법 2: .gitconfig 파일 초기화nano ~/.gitconfig파일을 열고 내용을 지우거나 초기 설정으로 변경합니다.2. 특정 리포지토리 설정 초기화특정 리포지토리의 ..
IT/Git, GitHub 2024. 5. 14.
Git Clone 에러 - fatal: fetch-pack: invalid index-pack output
fatal: fetch-pack: invalid index-pack output 에러는 일반적으로 Git 클라이언트가 원격 저장소에서 데이터를 가져오는 중에 문제가 발생했음을 나타냅니다. 이 에러는 다양한 원인으로 인해 발생할 수 있습니다. 다음은 몇 가지 가능한 원인과 해결 방법입니다. 참고로 나는 2번 저장소 크기 방법을 해결하는 것으로 해결 :)1. 네트워크 문제네트워크 연결 문제로 인해 데이터 전송이 중단되었을 수 있습니다.해결 방법:네트워크 연결을 확인하고 안정적인 인터넷 연결을 사용해 보세요.VPN을 사용 중이라면, VPN을 끄고 다시 시도해 보세요.2. 저장소 크기저장소가 매우 크거나, 많은 수의 파일이 포함된 경우에도 문제가 발생할 수 있습니다.해결 방법:저장소를 클론할 때 --depth ..
IT/Software 2024. 5. 14.
엑셀에서 특정 값인 셀 배경 자동으로 바꾸기
엑셀에서 특정 값인 셀 배경 자동으로 바꾸기 아래 그림을 보면 이해가 쏙엑셀에서 0인 셀의 배경색을 변경하는 방법은 다음과 같습니다:엑셀 열기 및 데이터 로드.배경색을 변경하고 싶은 셀 범위 선택.홈 탭으로 이동.조건부 서식을 클릭.새 규칙을 선택.새 서식 규칙 대화 상자에서 "수식을 사용하여 서식을 지정할 셀 결정"을 선택.수식을 사용하여 서식을 지정할 셀 결정 박스에 다음 수식을 입력: =A1=0 (선택한 범위가 A1 셀에서 시작한다고 가정).서식 버튼을 클릭하여 원하는 서식을 선택 (예: 채우기 색).확인을 클릭하여 서식 규칙을 적용.이 과정을 통해 선택한 범위 내에서 0을 포함한 모든 셀의 배경색이 변경됩니다.사용자가 제공한 데이터를 이용해 Python 코드를 통해 직접 서식을 적용하고 엑셀 파일..
IT/ASIC | FPGA 2024. 5. 13.
SVF file for Formality - Synopsys DC 생성파일
SVF ("Setup Verification for Formality")파일은 Synopsys의 Design Compiler에 의해 생성되며, Formality에서 사용됩니다. 이 파일을 생성하기 위해 Design Compiler의 dc_shell 프롬프트에서 set_svf "mydesign.svf" 또는 set_svf -append "mydesign.svf" 명령을 사용합니다. set_svf 명령이 지정되지 않으면 'default.svf' 파일이 자동으로 작성됩니다. SVF 파일은 디자인 컴파일러가 이름을 변환하거나 '비교 포인트'의 특성을 어떻게 변경했는지에 대한 정보를 담고 있으며, Formality에서는 이를 텍스트 파일로 변환하여 읽습니다. 파일 내에는 Formality를 위한 'guide'..
IT/ASIC | FPGA 2024. 5. 7.
SystemVerilog Array Slice - 배열 부분 자르기
예제로 아는게 최고다. 일단 기본은 아래와 같다. SystemVerilog Array Slice - Verification Guide+: NOTATIONbyte = data[j +: k];j -> bit start positionk -> Number of bits up from j’th positionbyte = data[0 +: 8]; 0 -> Starting point8 -> 8 elements up from 0 , so end point is 7.byte = data[7:0]; The above 32-bit data copying to byte array can be re-written with + notation as below. foreach(byte[i]) byte[i] = data[8*i..
IT/ASIC | FPGA 2024. 5. 3.
Verdi - fsdb 파일 나누어서 저장하기
Verdi 툴에서 $fsdbAutoSwitchDumpfile 명령을 사용하여 시뮬레이션 중 파일 크기 제한에 따라 자동으로 파일을 전환하는 방법을 설명드리겠습니다. 이 명령은 FSDB(빠른 신호 데이터베이스) 파일이 너무 크게 되는 것을 방지하여 성능과 관리 가능성을 향상시키는 데 도움이 됩니다.주요 기능:자동 파일 전환: FSDB 파일이 지정된 크기나 시간에 도달하면 자동으로 새로운 파일로 전환합니다. 이는 파일 크기가 너무 커져 처리가 어려워지는 것을 방지합니다.가상 FSDB 파일 생성: 모든 데이터 덤프가 완료되면, 가상 FSDB 파일(*.vf)이 자동으로 생성됩니다. 이 가상 파일은 생성된 모든 FSDB 파일을 올바른 순서로 나열합니다.효율적 데이터 로딩: 시뮬레이션 결과를 보기 위해서는 모든 F..
IT/ASIC | FPGA 2024. 5. 2.
AXI Burst 모드 사용시 프로토콜 길이 정보들 - AxSIZE, AxLEN
AXI(Avanced eXtensible Interface) 프로토콜에서 awsize는 각 전송 중에 전송되는 데이터의 크기를 지정합니다. awsize 값은 2의 거듭제곱 단위로 전송되는 바이트 수를 나타내는 3비트 바이너리 값입니다.awsize 값에 따른 데이터 크기는 다음과 같습니다:000 : 1 바이트001 : 2 바이트010 : 4 바이트011 : 8 바이트100 : 16 바이트101 : 32 바이트110 : 64 바이트111 : 128 바이트AXI에서 burst는 연속적인 메모리 위치로 데이터를 읽거나 쓰는 작업을 말합니다. awsize 값과 awlen (버스트 길이) 값을 설정하여 전체 데이터 양을 결정할 수 있습니다. awlen 값은 전송할 비트 수 - 1을 나타냅니다.예를 들어, 총 4번의..
IT/ASIC | FPGA 2024. 4. 30.
AXI 프로토콜 테스트 환경 설계 5 - 컴파일 환경 설정
주의!!! 코드는 아직 검증되기 전입니다. 전체적인 구조를 잡기 위해 올려두는 부분이니 그대로 활용이 불가합니다. VCS (Verilog Compiled Simulator)는 Synopsys에서 제공하는 고성능 시뮬레이션 도구입니다. VCS를 사용하여 SystemVerilog 코드를 컴파일하고 테스트하기 위해 필요한 환경 설정 파일과 명령 파일을 생성하는 과정은 다음과 같습니다.1. 환경 설정 파일 (vcs_setup.tcl)VCS에서 사용할 환경 설정을 위한 TCL 스크립트 파일을 만듭니다. 이 파일은 컴파일 옵션, 라이브러리 경로, 그리고 기타 필요한 설정을 포함할 수 있습니다.# 파일: vcs_setup.tclset VCS_HOME /path/to/vcs/installation# VCS 컴파일 옵..
