IT/ASIC | FPGA 2024. 2. 2.
Xilinx Vivado - FIFO Generator 로 사용자 FIFO 만들기
Xilinx Vivado 툴에서 제공되는 FIFO Generator 로 사용자 FIFO 만들기를 그냥 한번 해보고, 그림을 남겨둔다. FPGA는 참 어찌보면 쉽다. 이렇게 마법사로 FIFO를 원하는 대로 만들어 낼 수 있다니 8비트 UART 송수신용 FIFO가 필요해서 일단 IP 검색에서 FIFO Generator 를 선택하면 더블 클릭하거나 엔터를 치면 아래와 같은 창이 나타난다. 일단, 아무것도 하지 말고 자기가 원하는 이름만 변경하자. 이제 원하는 데이터 비트를 8비트로 변경해 보자. 위의 그림에서 "Native Ports" 라는 부분을 클릭하면, 아래 창이 나타난다. 아무것도 건드리지 말고 Data Port 만 수정하자. Width 를 8 로 변경하고 Tab을 누르면 아래 Read Width도 자..
IT/ASIC | FPGA 2018. 11. 28.
(2018)[IDEC 연구원 교육] Cell-Based 설계 Flow 교육
(2018)[IDEC 연구원 교육] Cell-Based 설계 Flow 교육 그리고, IDEC 의 강의 리스트에도 이 자료의 소개가 있다. (2018)[IDEC 연구원교육] Cell-based flow 교육 - http://www.idec.or.kr/vod/apply/view/?&no=144 [강좌 개요] - 디지털 칩 설계 전체 과정 중, 본 과정은 Front – End 과정을 다루는데 초심자의 눈높이에 맞추어 이론과 실습을 진행함. 기존의 Front-End 강좌에 Verdi Verification과정을 추가하여 새롭게 업데이트 했습니다 - IC Compiler 를 이용한 Layout 방법을 소개하고 Back-end 과정 진행 시 주의 사항에 대해서 학습할 수 있도록 합니다. [사전지식] 디지털 논리회로..
