Xilinx Vivado - FIFO Generator 로 사용자 FIFO 만들기

Xilinx Vivado 툴에서 제공되는 FIFO Generator 로 사용자 FIFO 만들기를 그냥 한번 해보고, 그림을 남겨둔다.

FPGA는 참 어찌보면 쉽다. 이렇게 마법사로 FIFO를 원하는 대로 만들어 낼 수 있다니

 

8비트 UART 송수신용 FIFO가 필요해서 일단 IP 검색에서 FIFO Generator 를 선택하면

Vivado FIFO 만들기 - IP 검색

더블 클릭하거나 엔터를 치면 아래와 같은 창이 나타난다.

일단, 아무것도 하지 말고 자기가 원하는 이름만 변경하자.

Vivado FIFO 만들기

이제 원하는 데이터 비트를 8비트로 변경해 보자.

위의 그림에서 "Native Ports" 라는 부분을 클릭하면, 아래 창이 나타난다. 

아무것도 건드리지 말고 Data Port 만 수정하자.

Width 를 8 로 변경하고 Tab을 누르면 아래 Read Width도 자동으로 변경되니깐 걱정말고 하나만 바꾸자.

Depth 는 1024 즉 1K Byte 짜리 FIFO를 만들기로 했다.

Vivado FIFO 만들기 데이터 비트 지정

기본 값으로 Reset 핀이 있고, 리셋은 클럭 동기 리셋으로 했고, 나머지 그냥 기본값으로 둔다.

이제 "Status Flags" 로 넘어가 보자.

FIFO가 데이터가 있을 때 알려주면 좋을 것 같아 Valid Flag 옵션을 체크했다.

Vivado FIFO 만들기 - Read valid 추가

이제 "Data Counts" 만 지정하면 끝난다.

Vivado FIFO 만들기 - Data count 지정

얼마나 데이터가 있는지 알려주는 기능을 활성화 했다.

"Summary" 탭에서 자기가 설정한 것이 맞는지 한번더 확인해 보고,

Vivado FIFO 만들기 - Summary

 

이제 "OK"를 누르면, 8비트 FIFO가 완성된다. 생성기 옵션은 그냥 기본값을 둔다.

Vivado FIFO 만들기 - 생성

특별한 원인이 없으면 이제 완성!!