IT 2012. 4. 12.
Gate Count 계산 - SoC, ASIC, ASSP
기본적으로 면적에서 NAND2 gate 면적으로 나누어서 예측치를 구한다.정답이 아닐 수도 있지만 여러군데 서치하니 이렇게 쓰네~~검색 여러군데 또 하지말고, 일단 젤 맘에 드는 거 복사해두고.. 원본 : How the gate count of a design is determined? To get the equivalent gate area in Design compiler need to add two comamnds in TCl script. 1. First to get the total area of your design, use report_area. 2. Then divide this area by the area for a 2-input NAND gate in your technology li..
IT 2011. 5. 24.
irun 명령 (mixed hdl langugae compile & simulation) - ncsim, ncverilog, ncvhdl
여러가지 종류의 hdl을 같이 컴파일하고, elab & simulation 할때 유용한 명령어..irun irun 쳐보면 여러가지 사용용례가 나온다. irun sio85.v irun xor.v bot.vhd xor_verify.e irun -f run.f irun a.v b.v c.vhd -c irun -R -input commands.tcl irun -helpsubject specman 머 표시해둔 하나만 알아도 되겠네..여기서 -c 옵션은 simulation은 하고 싶지 않을때~~~ 참고로..nc 시리즈의 버전은 2008 이상에서만 있는지는 모르겠네..이전 버전을 모름 ㅠㅠ
IT 2010. 2. 17.
[HDL] VHDL conditional compile #ifdef 사용하기
VHDL 이 나의 생각엔 구조나 사용법이 개발에 사용하는데 크게 무리는 없어 보이는데, 꼭 하나 걸리는 것은 C언어등에서 쓰이고, 물론 verilog 에서는 당연히 지원하는 #ifdef 과 같은 conditional compiler을 하기 위한 문법을 지원하지 않는 것이 가장 불편한 듯 하다. 여기저기 조사해 본 바로, 직접 지원하는 것은 없는 것으로 보여..또 삽질로..ㅜㅜ 그래도 완전 삽질은 조금 그렇지 ^^ 조금 불편해도 이렇게는 쓸수 있을 듯.. 바로 GNU C compiler등에서 제공되는 Pre-compiler를 통해 가능할듯 아래 그림과 같이, 왼쪽의 vhdl src는 오른쪽의 소스에서 pre-compiler를 통해 만들어진 것이다. 보다시피..#define, #ifdef 등을 사용한 소스가..
