IT 2012. 12. 12.
Verilog 설계 팁
Verilog 설계 팁 IDEC 2012.12 한글 자료
IT 2012. 4. 17.
set_false_path / set_case_analysis
머 간단하게 정리하면,set_false_path means that particular path will not be considered for timing analysis. 즉 "타이밍 체크를 하지말아라" 라고 알려주는 구문,대부분, reset path 와 clock path 에 쓰여진다.그리고 multi clock을 사용하는 곳에서는 각 clock들 사이의 신호 교환 부분은 대부분 false path로 지정해야 한다.(아마, 설계에 sync logic은 들어가 있을 것으로 확신 ^^) source from http://lib.dicder.com/synthesis/2010/0615/228.html A false path can also be a path cross asynchronous clock do..
IT 2012. 4. 12.
Gate Count 계산 - SoC, ASIC, ASSP
기본적으로 면적에서 NAND2 gate 면적으로 나누어서 예측치를 구한다.정답이 아닐 수도 있지만 여러군데 서치하니 이렇게 쓰네~~검색 여러군데 또 하지말고, 일단 젤 맘에 드는 거 복사해두고.. 원본 : How the gate count of a design is determined? To get the equivalent gate area in Design compiler need to add two comamnds in TCl script. 1. First to get the total area of your design, use report_area. 2. Then divide this area by the area for a 2-input NAND gate in your technology li..
IT 2012. 4. 4.
[HDL] Value Change Dump (VCD) File
VDC 파일 아래에 여차저차 설명이 있다. 제일 많이 쓰는 곳은 테스트벡터를 전달해 줄 때 서로서로 포맷을 맞춰줘야 하는데, 그나마 별 신경쓰지 않고 vcd 파일로 전달 해 주면 대부분 변경해서 사용이 가능하다. 이정도 노력은 해줘야 테스트 하우스 혹은 디자인 하우스에서 좋아하겠지 ^~^원본 : http://verilog.renerta.com/mobile/source/vrg00056.htm Value Change Dump (VCD) File The Value change dump (VCD) file contains information about any value changes on the selected variables. Value change dump file can be used for hiera..
IT 2011. 5. 24.
irun 명령 (mixed hdl langugae compile & simulation) - ncsim, ncverilog, ncvhdl
여러가지 종류의 hdl을 같이 컴파일하고, elab & simulation 할때 유용한 명령어..irun irun 쳐보면 여러가지 사용용례가 나온다. irun sio85.v irun xor.v bot.vhd xor_verify.e irun -f run.f irun a.v b.v c.vhd -c irun -R -input commands.tcl irun -helpsubject specman 머 표시해둔 하나만 알아도 되겠네..여기서 -c 옵션은 simulation은 하고 싶지 않을때~~~ 참고로..nc 시리즈의 버전은 2008 이상에서만 있는지는 모르겠네..이전 버전을 모름 ㅠㅠ
IT 2010. 3. 8.
[hdl] verilog 에서 explicit data type 으로 사용하기
how to assert error during compiling when using signal before declare.. 키워드는 바로 요거 `default_nettype none // turn off implicit data types 이렇게 하면 wire 를 선언하지 않고 그냥 쓰게 되면 컴파일 에러가 발생하게 된다. 이렇게 해야 오타등으로 인한 의도하지 않은 잘못된 signal name 을 쓰는 것을 방지할 수 있다. 즉, 내가 쓰고 싶은 wire(signal) name 이 abcd 였는데, 쓰다가 abce로 쓰더라도 그 에러를 찾기 힘들다. 기본적으로 선언하지 않은 것은 그냥 wire 선언된 것으로 인식하기 때문에.. 머든 정확하게 선언하고 쓰는 것이 에러를 줄이는 길이라 생각해.. ..w..
IT 2010. 2. 17.
[HDL] VHDL conditional compile #ifdef 사용하기
VHDL 이 나의 생각엔 구조나 사용법이 개발에 사용하는데 크게 무리는 없어 보이는데, 꼭 하나 걸리는 것은 C언어등에서 쓰이고, 물론 verilog 에서는 당연히 지원하는 #ifdef 과 같은 conditional compiler을 하기 위한 문법을 지원하지 않는 것이 가장 불편한 듯 하다. 여기저기 조사해 본 바로, 직접 지원하는 것은 없는 것으로 보여..또 삽질로..ㅜㅜ 그래도 완전 삽질은 조금 그렇지 ^^ 조금 불편해도 이렇게는 쓸수 있을 듯.. 바로 GNU C compiler등에서 제공되는 Pre-compiler를 통해 가능할듯 아래 그림과 같이, 왼쪽의 vhdl src는 오른쪽의 소스에서 pre-compiler를 통해 만들어진 것이다. 보다시피..#define, #ifdef 등을 사용한 소스가..
