IT/ASIC | FPGA 2016. 7. 19.
Design compiler 관련 글 - Synopsys 합성 툴
Design compiler 관련 글 - Synopsys 합성 툴여기 저기 참 많이 있겠지만, 몇몇개 찾아서 본 자료들만 링크라도 모아 RTL 합성에 관련된 기본적인 내용이 잘 정리되어 있다. 아래 2개의 글만 숙지해도 문제가 없을 듯.Synthesis ABCs Part 1 - http://docslide.us/documents/syn-abc-part1.htmlSynthesis ABCs Part 2 - http://docslide.us/documents/syn-abc-part2.html그리고, 어렵게 찾아두는 한글 자료들. 열심히 하신 분들이 많이 계시네요. Design Compiler 정리 (http://blog.naver.com/PostList.nhn?blogId=beahey&from=postList..
IT/ASIC | FPGA 2015. 12. 29.
Simulating verilog VHDL using Synopsys VCS - 칩 설계 검증 툴
Synopsys VCS 사용 - HDL compile & simulation, 칩 설계 검증 아래 2가지 원본 글을 가지고 아래와 같이 간단한 tutorial을 만들어 보았다. 한글이 곳곳에 보이도록 했다. 그래도 원본을 감상하시는 예의를 갖추도록.정리는 하고 있는 중인데, 자료는 쓸만해서 그냥 올리니 대충 이해해 주시길. (via http://www.vlsiip.com/vcs/)(via http://salinasv.blogspot.kr/2011/05/simulating-mixed-language-hdl-using-vcs.html) VCS에 관한 간단한 사용법 소개. VCS is 3 step process 3단계로 구성된다.Compile/Analysis1차 간단한 문법 분석, vhdlan/vlogan 명..
IT 2015. 3. 2.
TCP/IP Offload Engine for Internet of Things
좋은 국산 칩 기술을 설명하는 자료 ㅋㅋ 자뻑인가?옆에 있는 훌륭한 분의 글을 옮겨오다. (그분블로그)원본 자료는 여기를 https://embeddist.wordpress.com/2015/02/17/firewall-soc-with-tcpip-offload-engine-for-internet-of-things/ Firewall SoC with TCP/IP Offload Engine for Internet of Things There is no doubt that the number of IoTs will increase explosively. Gartner, Inc. forecasts that 4.9 billion connected things will be in use in 2015, up 30 perc..
IT 2014. 7. 24.
Gate Level Simulations - "X"가 막나와~~
기술관련 자료는 따로 옮겨서 구성하기로..아래 글은 여기 => http://techcafe.tistory.com/45 를 참고해 주세요. 일단 글은 남겨둠. 문제는 머냐..잘 정리해둔 곳에서 가져와보자..아래글 참고 출처 : Synchronizer 시뮬레이션 문제 사실, metastable을 피하는 방법은 예전에 한번 posting한 적이 있는데요. Metastable을 피하는 가장 머리가 편한 방법은 2개의 F/F을 직렬로 사용하는 2-flop 방법입니다. ...그런데, 1-flop이던 2-flop이던 F/F을 이용하여 동기화기(synchronizer)를 만들고 이 회로에 대한 타이밍 시뮬레이션 할 때, 동기화기로 사용한 F/F이 setup/hold timing을 만족하지 못하는 경우 F/F의 출력이 ..
IT 2012. 12. 12.
Verilog 설계 팁
Verilog 설계 팁 IDEC 2012.12 한글 자료
IT 2012. 4. 17.
set_false_path / set_case_analysis
머 간단하게 정리하면,set_false_path means that particular path will not be considered for timing analysis. 즉 "타이밍 체크를 하지말아라" 라고 알려주는 구문,대부분, reset path 와 clock path 에 쓰여진다.그리고 multi clock을 사용하는 곳에서는 각 clock들 사이의 신호 교환 부분은 대부분 false path로 지정해야 한다.(아마, 설계에 sync logic은 들어가 있을 것으로 확신 ^^) source from http://lib.dicder.com/synthesis/2010/0615/228.html A false path can also be a path cross asynchronous clock do..
IT 2012. 4. 12.
Gate Count 계산 - SoC, ASIC, ASSP
기본적으로 면적에서 NAND2 gate 면적으로 나누어서 예측치를 구한다.정답이 아닐 수도 있지만 여러군데 서치하니 이렇게 쓰네~~검색 여러군데 또 하지말고, 일단 젤 맘에 드는 거 복사해두고.. 원본 : How the gate count of a design is determined? To get the equivalent gate area in Design compiler need to add two comamnds in TCl script. 1. First to get the total area of your design, use report_area. 2. Then divide this area by the area for a 2-input NAND gate in your technology li..
IT 2012. 4. 4.
[HDL] Value Change Dump (VCD) File
VDC 파일 아래에 여차저차 설명이 있다. 제일 많이 쓰는 곳은 테스트벡터를 전달해 줄 때 서로서로 포맷을 맞춰줘야 하는데, 그나마 별 신경쓰지 않고 vcd 파일로 전달 해 주면 대부분 변경해서 사용이 가능하다. 이정도 노력은 해줘야 테스트 하우스 혹은 디자인 하우스에서 좋아하겠지 ^~^원본 : http://verilog.renerta.com/mobile/source/vrg00056.htm Value Change Dump (VCD) File The Value change dump (VCD) file contains information about any value changes on the selected variables. Value change dump file can be used for hiera..
IT 2012. 3. 7.
XilinxCoreLib unisim library in modelsim
Xilinx ISE에서 생성한 Coregen IP들을 modelsim에서 돌려볼려면 xilinxcorelib, unisim library를 modelsim에 등록해 주어야 한다. 그럼 ISE를 설치한 후에 아래와 같이 진행한다. 먼저, PATH에 아래 폴더들을 추가한다. ISE폴더\bin\nt; ISE폴더\lib\nt; 그런다음, command 참을 띄우고 아래와 같이 입력한다. ISE 폴더\bin\nt\unwrapped\compxlib -s mti_se -l vhdl -lib xilinxcorelib -dir C:\lib(저장하고 싶은 폴더위치) 그럼 알아서 조금 시간이 걸리면서 돈다. 그대로 둔다. 다 되면 다되었다고 알려주면서 에러나 워닝숫자등을 알려준다. 끝. 참고로 modelsim.ini 파일에..
IT 2010. 5. 24.
[ASIC] lib to db files in Design Compiler
dc_shell> read_lib libs/aa.lib Reading '/libs/aa.lib' ... Warning: Line 45, The default_operating_conditions is not defined. operating_conditions 'WCCOM' is set as the default_operating_conditions. (LBDB-663) Technology library 'aa' read successfully 1 dc_shell> write_lib -f db aa Wrote the 'aa' library to 'aa.db' successfully. 1 요케요케..해봐요.. ..wiznXt..^O^..
