IT/ASIC | FPGA 2024. 4. 30.
AXI 프로토콜 테스트 환경 설계 1 - 인터페이스 모델 정의
주의!!! 코드는 아직 검증되기 전입니다. 전체적인 구조를 잡기 위해 올려두는 부분이니 그대로 활용이 불가합니다. AXI (Advanced eXtensible Interface) 버스는 ARM이 설계한 고성능, 고대역폭의 시스템 온 칩(SoC) 버스 인터페이스입니다. AXI는 AMBA (Advanced Microcontroller Bus Architecture) 사양의 일부로서, 특히 대용량 데이터 처리와 복잡한 시스템 설계에 적합한 인터페이스를 제공합니다. 이제 AXI의 주요 구성 요소와 특징을 자세히 설명해 드리겠습니다.AXI 인터페이스 주요 특징성능: 다중 마스터 및 슬레이브 구성을 지원하여 고성능 멀티프로세서 시스템 설계에 적합합니다.확장성: 모듈식 설계를 통해 다양한 구성 요소와의 효과적인 통합..
IT/ASIC | FPGA 2024. 2. 16.
Verilog - 곱셈이 합성이 되나요?
verilog에서 * operator를 사용하면 곱셈 전용 조합회로가 합성되는건가요? 이런 질문을 구글링에서 본적이 있다. 아무 생각없이 사용하다가, 타이밍 오류가 없으면 그냥 넘어갔던 것인데, 합성툴이 기본적인것은 컴포넌트가 있는 것 같아, 별로 개의치 않고 설계 했고, 프로토콜 설계에 있어서는 대부분 곱하기 나누기는 사용하지 않았었다. 아무튼 답변도 있어서 일단 저장 https://www.inflearn.com/questions/1065809/14%EC%9E%A5-%EC%A7%88%EB%AC%B8 네, 현업에서도 Verilog 로 곱셈을 기술할때, * 을 사용합니다. Synthesis (합성) 과정을 통해서, targeting 하는 공정 lib 에 있는 * (곱셈 layout) 을 사용하기 때문이고요..
IT/ASIC | FPGA 2024. 2. 15.
Xilinx - Vivado RAM 초기화 값 입력 - coe 파일
Vivado 에서 RAM을 만들때 초기값을 넣어 줄 수 있다. 파일 포맷은 coe 파일인데 Vivado 에서 바로 에디팅 할 수 있다. COE 파일 생성 그냥 그림으로 남겨둔다. 아래처럼 쓰면 된다. radix = 16; pattern = 3 0 3 1 0 1 1 3 0 2 2 2 3 0 1 1 3 0 3; 다른 예제 파일도 아래 링크에서 찾아볼 수 있다. https://docs.xilinx.com/r/2021.2-English/ug896-vivado-ip/COE-File-Examples ****************************************************************** ************* Example of Virtex Bit Correlator.COE ****..
IT/ASIC | FPGA 2024. 2. 15.
Verilog 기초 - case 문
Verilog 기초 문법과 관련된 것도 하나씩 정리해 보자. 오늘은 case 문이다. if 문과는 다르게 병력적으로 우선순위 없이 생긴다는 장점이 있다. 반드시 우선순위가 필요하다면 if else 문을 사용해야 하며, 같은 조건에서 mux 하는 로직 같은 경우에는 case 문을 활용하면 된다. 아래 문법과 예제는 다음 사이트에서 참고하였다. https://vlsiverify.com/verilog/case-statement/ Case 문법 기본 문법은 다음과 같다. case() : : : : begin ... ... end default: endcase 사실 예제로 보는 게 가장 낫다. Case 예제 module case_example; reg [2:0] data; always @(data) begin c..
IT/ASIC | FPGA 2024. 2. 13.
Xilinx Vivado - 다운로드 및 설치
FPGA 에 프로그래밍 할 수 있는 툴인 Vivado를 다운로드 하고 설치해 보자. 사용자 계정 생성 우선 툴 제공 업체인 AMD 사이트에서 계정을 먼자 만들고 로그인 해야 한다. 계정 생성하는 방법은 AMD 사이트에서 로그인 버튼은 누르면, 아래와 같이 생성할 수 있는 "계정 만들기" 버튼을 볼 수 있다. 클릭해서 생성작업을 해보자. 정보를 입력하고 생성이 완료되면, 꼭 로그인을 하도록 한다. Vivado Download 이제 Vivado 툴을 다운로드 하면 된다. 해당 툴을 다운로드 하는 경로는 아래와 같다. 다운로드 주소https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/vivado-design-tool..
IT/ASIC | FPGA 2024. 1. 25.
Xilinx JTAG – HS2, HS3, Platform Cable USB II
Xilinx JTAG 케이블 종류가 많은데 숫자가 보통 높은걸로 선택하는데 이것은 JTAG HS2 가 호환성이 더 좋은듯 Digilent FPGA 보드를 많이 쓰니, 해당 회사에서 만든 제품으로 알아보자!! https://digilent.com/reference/programmers/jtag-hs2/reference-manual?_ga=2.209894997.1913691520.1700123539-2102363698.1698815413#supported_target_devices Is JTAG-HS2 is compatible with Artix 7 series FPGA? @vertika.s, Yes, it is compatible. You can view the full supported Artix 7 시..
IT/ASIC | FPGA 2019. 11. 18.
불량분석 (Failure Analysis) EOS Test, I-V Curve - 반도체 테스트
FA, EOS Test, I-V Curve, 불량분석(Failure Analysis) - 반도체 테스트 물건을 팔면 다가 아니다. 여기저기 시장에서 불량이라고 분석을 요구하는 곳이 엄청나게 많다. 일일이 다 대응해 줄 수 있는 것은 아니지만, 리포트를 요구하는 업체들이 있으면 상당히 곤란하다. 중소기업의 경우, 어쩔 수 없이 외부 업체에 의뢰를 맡길 수 밖에 없다. 아래에 소개된 Microchip의 경우를 보면 이 과정을 위해 Lab을 따로 마련하고 있어, 과정이 표준화 되어 있고 대응일정이 비교적 명확하다. (부러움 ^^;;;) 무튼, 대부분의 문제를 EOS 문제로 생각하고 대응하게 되는데, 테스트 (Electrical Overstress)는 반도체 부품, 회로에 초과된 전자기적 신호 및 과전압에 의해..
IT/ASIC | FPGA 2019. 11. 18.
정전기 방전 손상모델및 시험방법 - ESD 반도체 테스트 자료
구글 검색 후 기술자료 모음 정전기 방전 손상모델및 시험방법정전기 방전 손상모델및 시험방법 - ESD 반도체 테스트 자료 전파기술원 2011.03 뉴스레터 자료 중 발췌된 내용 LG전자 정전기 교육 자료 2001 년도 자료로 연식이 좀 되었는데, 이쪽 기술이 고만고만해요.. 왜 발전이 느린지 회로내의 과전압,과전류(Surge)로 인한 IC 파괴 대부분의 IC불량 유형임 기타 기사들 그리고, 검색된 좋은 기사도 여기에 저장. [SMT와 ESD 제어 기술 4] EOS/ESD 불량 분석, 이렇게 해결하라 [SMT와 ESD 제어 기술 4] EOS/ESD 불량 분석, 이렇게 해결하라 [SMT와 ESD 제어 기술 4] EOS/ESD 불량 분석, 이렇게 해결하라 www.hellot.net
IT/ASIC | FPGA 2019. 4. 25.
[HDL] Test Bench 작성가이드 in Verilog
이것저것, 책도 인터넷도 뒤져봐도 기본이 중요 첨부된 자료정도면 기본 이해 뿐 아니라 왠만한 건 그냥 해결 가능 카운터 테스트를 예제로 해서 자세히 설명되어 있음. 반드시 숙지한 후 작업에 적용하기 원본 소스 : http://people.ece.cornell.edu/land/courses/ece5760/Verilog/LatticeTestbenchPrimer.pdf 꼴랑 10페이지니깐, 다 외울 수도 있겠다. 모듈 인스턴스 정의하고, 맵핑하고, 클럭 정의해서 기본으로 주는 부분. 추가로 디버깅을 위해 출력하는 예제 부분만 살짝 캡처 초초 기본이니깐 너무 큰 기대는 말고, 다들 짜요~~
IT/ASIC | FPGA 2018. 11. 28.
(2018)[IDEC 연구원 교육] Cell-Based 설계 Flow 교육
(2018)[IDEC 연구원 교육] Cell-Based 설계 Flow 교육 그리고, IDEC 의 강의 리스트에도 이 자료의 소개가 있다. (2018)[IDEC 연구원교육] Cell-based flow 교육 - http://www.idec.or.kr/vod/apply/view/?&no=144 [강좌 개요] - 디지털 칩 설계 전체 과정 중, 본 과정은 Front – End 과정을 다루는데 초심자의 눈높이에 맞추어 이론과 실습을 진행함. 기존의 Front-End 강좌에 Verdi Verification과정을 추가하여 새롭게 업데이트 했습니다 - IC Compiler 를 이용한 Layout 방법을 소개하고 Back-end 과정 진행 시 주의 사항에 대해서 학습할 수 있도록 합니다. [사전지식] 디지털 논리회로..
IT/ASIC | FPGA 2018. 10. 25.
반도체 패키징 공정
반도체 패키징 공정을 대략적으로 살펴보면 다음과 같다. ① Back Grinding 공정 : 전공정에서 가공된 웨이퍼의 후면을 얇게 갈아내는 공정 ② Sawing(Dicing) 공정 : 웨이퍼를 개별 단위(net die)로 잘라내는 공정 ③ Die Attaching 공정 : 회로기판(substrate)에 칩을 붙여 고정하는 공정 ④ Wire Bonding : Gold Wire로 칩을 전기적으로 연결하는 공정 ⑤ Molding : EMC 물질로 칩이 실장된 기판을 감싸는 공정 ⑥ Marking : 레이저로 개별 제품에 제품 정보를 새기는 공정 ⑦ Solder Ball Mount : 회로기판에 솔더 볼을 붙여 아웃단자를 만드는 공정 ⑧ PKG Sawing : 모듈/보드/카드에 실장하도록 개별 반도체로 잘라내..
IT/ASIC | FPGA 2018. 10. 11.
Free Cortex-M processors for Xilinx FPGAs
Free Cortex-M processors for Xilinx FPGAs 블로그 기사 제목은 바로"Arm expands design possibilities with free Cortex-M processors for Xilinx FPGAs"https://www.arm.com/company/news/2018/10/arm-expands-design-possibilities-with-free-cortex-m-processors-for-xilinx-fpgas FPGA 시장이 점점 커질 것을 예상하고, arm에서 선제적으로 FPGA용 CortexM 시리즈를 무료로 배포한다.장점이야 링크 글에 있는 내용을 가져오면 머 당연한 말들이 적혀있다.Cortex-M1 이 원래 FPGA용 코어로 제공되고 있는 것으로 알고..
