IT/ASIC | FPGA 2017. 8. 7.
Timing sign-off corner
Timing sign-off cornerLet us say, each minima/maxima in cell characteristics as ‘PVT corner’ and net characteristics as ‘extraction corner’. Each combination of PVT extraction corners is referred to as a ‘timing corner’ as it represents a point where timing will be extreme. http://vlsiuniverse.blogspot.kr/2014/01/timing-corners-dimensions-in-timing.html
IT/ASIC | FPGA 2017. 7. 18.
ASIC, SoC, 반도체, 설계 관련 글 모음
ASIC, SoC, 반도체, 설계 관련 글 모음 여러군데, 혹은 여기에 단편적으로 적어두다 보니 목차같은 페이지가 없다. 좀 정리가 안되더라도 한 페이지에 모아서 저장해 두면 좋겠다 생각하던 차에 Github pages 를 이용하여 jekyll 블로그를 하나 만들어서 해당 페이지를 만들어 두었다. 업데이트 열심히 해야지 ASIC, SoC, 반도체, 설계 관련 글 모음 (http://devbj.com/asic/) ASIC ASIC Design Tutorials - 위키사이트, 전체흐름을 살펴보자. 설계, FPGA, 검증. HDL 설계에 사용되는 hdl 언어(VHDL, Verilog, SystemVerilog, …) 관련 자료를 모아두자. Verilog http://www.testbench.in/ - 테스트..
IT/ASIC | FPGA 2017. 6. 23.
[용어] Transistor Level Description
[용어] Transistor Level Description머 거창한 얘기는 아니고, 이렇게 기술하기 위해서 많이 들리는 단어들이 있다. 1. SPICE (Simulation Program with Integrated Circuit Emphasis)- 디바이스 기술, 텍스트로..- Resistors, Inductor, Capacitor, Diode, MOS transistor- Sources-- Voltage and Current Sources--- V1 DC=5V, I1 AC=5mA,...-- Transient sources--- Pulse Source 파형형태, Piecewise Linear(PWL) 계단같은 형태의 단계형 파형..2. CDL (Circuit Description Language)- ..
IT/ASIC | FPGA 2017. 6. 2.
[Tool] Mentor Graphics - Calibre PERC (ESD check)
Mentor Graphics - Calibre PERC 뉴스레터의 내용인데, ㅋㅋ 어렵네~http://www.mentorkr.com/company/news20100113.htmlCalibre PERC 제품은 회로의 정전기 방전(ESD) 이벤트 보호 수준이 충분한지 확인하고 디자이너가 혼성신호 IC의 여러 파워 서플라이 간에 잘못된 연결이 있는지 손쉽게 확인할 수 있도록 하는 것을 비롯하여다양한 애플리케이션을 다룬다. Calibre PERC 제품은 ESD 검증 영역에서 제조 시 디바이스의 심각한결함을 유발하고 선적 및 어셈블리 과정에 디바이스가 쉽게 손상되도록 하고 현장에서 디바이스의 수명을떨어뜨리는 ESD 이벤트로부터 디바이스를 보호하는 데 필요한 회로의 완벽성을 확인한다. 또한 CalibrePERC 제..
IT/ASIC | FPGA 2017. 5. 31.
[전자 기초] MOSFET의 원리
[전자 기초] MOSFET의 원리 트랜지스터 원리, 알고보면 간단해요^^ 트랜지스터 원리, 알고보면 간단해요^^ | 삼성디스플레이 뉴스룸 우리가 사용하고 있는 스마트폰, 태블릿PC, 데스크탑PC 등 셀수 없이 많은 전자 기기에 반도체가 들어가죠? news.samsungdisplay.com 중요한 것만 캡쳐. 원본글로 들어가서 보세요 자세한 것은 만화로 쉽게 이해하는 모스펫(MOSFET)의 스위칭 동작 원리 만화로 쉽게 이해하는 모스펫(MOSFET)의 스위칭 동작 원리 중학교 과학시간에 배운 전자회로에서 전압이 조금 걸리면 전류도 조금 흐르고, 전압이 많이 걸리면 전류도 많이 걸린다는 점을 기억하시나요? 즉, 전압이 걸린 이상 전류를 흐르지 않게 할 수는 없다는 말인데요.. blog.skhynix.com ..
IT/ASIC | FPGA 2017. 5. 26.
인터뷰 예상 질문 - 반도체 설계 인력
이런 대단한 블로거가 있나? 반도체 설계자들이 인터뷰 준비를 위한 예상 질문리스트 (답변은 일부 있음) 정리해 놓은 글 발견세세히 다 알지는 못하지만 자기 분야에 맞는 글을 읽어보고 정리해 보면 쵝오~~Backend (Physical Design) Interview Questions and AnswersMar 12, 2008 ... Backend (Physical Design) Interview Questions and Answers. Below are the sequence of questions asked for a physical design engineer.asic-soc.blogspot.com/2008/.../backend-physical-design-interview.htmlCompanywis..
IT/ASIC | FPGA 2017. 5. 25.
[전자] EOS / ESD - 기초 지식
관련글 링크 2016/02/26 - [IT/ASIC | FPGA] - [반도체] ESD Test - HBM,MM,CDM 자료 모음 2017/07/18 - [IT/ASIC | FPGA] - ASIC, SoC, 반도체, 설계 관련 글 모음 EOS 와 ESD 에 대한 기초지식 네이버 블로그 검색으로 해결~ http://blog.naver.com/bkpark777/80164645562 ESD에 대해서 서지 (surge)와 ESD의 차이점이 뭔가요? ESD는 Electrostatic Discharge 의 약자로서 정전기를 방... blog.naver.com EOS(electriocal overstress : 전기적 과부하)의 일반 용어로 볼 수 있고, EOS는 번개(lightning), 전기자기파(EMP), 정전..
IT/ASIC | FPGA 2017. 5. 25.
[Tool] ANSYS PathFinder
ESD / EOS 관련 이야기가 막 나오니깐..패쓰파인더라는 툴이야기가 나오네. ESD는 기존의 관련 글 참고 : ESD Test - HBM,MM,CDM (http://ts.devbj.com/425)ANSYS (자회사 Apache) 에서 나오는 Pathfinder . 정보는 일단 간단한 코멘트와 저장을 해 두어야 나중에 가치가.https://www.apache-da.com/products/pathfinderANSYS PathFinder is an electrostatic discharge (ESD) planning, verification and sign-off solution for full-chip SoC and IP designs. It is applied in layout and circuit-l..
IT/ASIC | FPGA 2016. 11. 17.
Flipchip vs wire bond
Flipchip vs wire bond 무조건 모든 칩들을 하나의 실리콘 다이로 올릴 수는 없다. Fab 특성, 공정에 따라 어쩔 수 없이 Die 가 나누어 질 수 밖에 없는 경우가 있다.이 경우, SiP를 해야 하는데 일단 대표적으로 2개의 방법을 알고 싶어 조사.머 어렵게 말고 그림 하나로 해결.. 그림출처 : http://images.slideplayer.com/18/5765728/slides/slide_35.jpg 이상 자세한 내용은 시간 있을 때 따로 정리..
IT 2015. 3. 2.
TCP/IP Offload Engine for Internet of Things
좋은 국산 칩 기술을 설명하는 자료 ㅋㅋ 자뻑인가?옆에 있는 훌륭한 분의 글을 옮겨오다. (그분블로그)원본 자료는 여기를 https://embeddist.wordpress.com/2015/02/17/firewall-soc-with-tcpip-offload-engine-for-internet-of-things/ Firewall SoC with TCP/IP Offload Engine for Internet of Things There is no doubt that the number of IoTs will increase explosively. Gartner, Inc. forecasts that 4.9 billion connected things will be in use in 2015, up 30 perc..
IT 2014. 7. 24.
Gate Level Simulations - "X"가 막나와~~
기술관련 자료는 따로 옮겨서 구성하기로..아래 글은 여기 => http://techcafe.tistory.com/45 를 참고해 주세요. 일단 글은 남겨둠. 문제는 머냐..잘 정리해둔 곳에서 가져와보자..아래글 참고 출처 : Synchronizer 시뮬레이션 문제 사실, metastable을 피하는 방법은 예전에 한번 posting한 적이 있는데요. Metastable을 피하는 가장 머리가 편한 방법은 2개의 F/F을 직렬로 사용하는 2-flop 방법입니다. ...그런데, 1-flop이던 2-flop이던 F/F을 이용하여 동기화기(synchronizer)를 만들고 이 회로에 대한 타이밍 시뮬레이션 할 때, 동기화기로 사용한 F/F이 setup/hold timing을 만족하지 못하는 경우 F/F의 출력이 ..
