'IT' 카테고리의 글 목록 (44 Page)

IT/ASIC | FPGA 2017. 5. 26.

Process-Voltage-Temperature (PVT) Variations and Static Timing Analysis

참고글 소개, 너무 기술적인 내용이라 읽기는 싫지만 가끔은 찾아봐야 함(http://asic-soc.blogspot.kr/2008/03/process-variations-and-static-timing.html)Sources of variation can be:Process variation (P)Supply voltage (V)Operating Temperature (T)The best and worst design corners are defined as follows:Best case: fast process, highest voltage and lowest temperature 빠른 공정, 높은 전압, 낮은 온도Worst case: slow process, lowest voltage and hig..

IT/ASIC | FPGA 2017. 5. 25.

[전자] EOS / ESD - 기초 지식

관련글 링크 2016/02/26 - [IT/ASIC | FPGA] - [반도체] ESD Test - HBM,MM,CDM 자료 모음 2017/07/18 - [IT/ASIC | FPGA] - ASIC, SoC, 반도체, 설계 관련 글 모음 EOS 와 ESD 에 대한 기초지식 네이버 블로그 검색으로 해결~ http://blog.naver.com/bkpark777/80164645562 ESD에 대해서 서지 (surge)와 ESD의 차이점이 뭔가요? ESD는 Electrostatic Discharge 의 약자로서 정전기를 방... blog.naver.com EOS(electriocal overstress : 전기적 과부하)의 일반 용어로 볼 수 있고, EOS는 번개(lightning), 전기자기파(EMP), 정전..

IT/ASIC | FPGA 2017. 5. 25.

[Tool] ANSYS PathFinder

ESD / EOS 관련 이야기가 막 나오니깐..패쓰파인더라는 툴이야기가 나오네. ESD는 기존의 관련 글 참고 : ESD Test - HBM,MM,CDM (http://ts.devbj.com/425)ANSYS (자회사 Apache) 에서 나오는 Pathfinder . 정보는 일단 간단한 코멘트와 저장을 해 두어야 나중에 가치가.https://www.apache-da.com/products/pathfinderANSYS PathFinder is an electrostatic discharge (ESD) planning, verification and sign-off solution for full-chip SoC and IP designs. It is applied in layout and circuit-l..

IT/ASIC | FPGA 2017. 3. 31.

[기초] Layout effect - WPE, PSE, LOD, OSE, LPC

[기초] Layout effect - WPE, PSE, LOD, OSE, LPC 간단히 약자를 설명한 부분만 올려두자.

IT/ASIC | FPGA 2017. 3. 31.

[기초] What is Tape out?

What is Tape-out ? 반도체 설계를 하다보면, Tape out 이라는 용어를 접하게 된다. 머 쉽게. 최종 결과물을 공장으로 내보내는 것을 말한다고 보면 된다. 이후에는 마스크를 실제 제작하게 되므로, 수정이 필요한 경우에 많은 비용을 감수해야 한다. 고로, Tape-out 이전에 꼭 잘 검증해야 한다는 것.. 어디선가는 PG 라고도 하는데 이는 Pattern Generation 의 약자로 같은 의미로 보면 된다. 근데 왜 tape out 인가? from : http://egloos.zum.com/analogwise/v/951048 이제, 설계한 제품을 마치고 공장으로 보내는 과정이 tape out이다. 일전에는 정말도 tape를 들고 뛰었다. 학교에서 공부할 때의 초창기에는 reel tap..

IT/ASIC | FPGA 2017. 3. 21.

Shmoo Plot, Shmoo Hole 에 대한 간단한 설명

Shmoo Plot, Shmoo Hole 에 대한 간단한 설명 반도체 칩 테스트 관련해서 이런 용어들이 많이 등장한다. 보통은 구글링을 하면 한글을 보기 힘든데 친절하게 정리해 두신 분이 그냥 링크를 거는 것이 나을 듯 하다. Shmoo Plot에 대한 간단한 설명 shmoo plot을 그리는 방법에 대해서 먼저 설명을 해 보겠습니다. shmoo plot은 생산된 반도체 칩이 여러가지 조건의 조합(보통은 전압과 동작속도일 경우가 많습니다.)에서 정상동작을 하는지 여부를 측정한 결과를 모아서 2차원의 그래프로 보여주는 것입니다. 윗 그림에서 가로축이 동작속도, 세로축이 전압이라고 가정하면 얻어진 shmoo plot은 각 칸의 위치에 해당하는 전압과 동작속도 조합에서 특정한 test vector의실행 결과를..

IT/Software 2016. 12. 26.

[무료소프트웨어] Freemind 마인드맵 프로그램

이거 요물이다. 완전 무료에다, 생각을 정리하기엔 최고의 툴인 것 같다. 주저리 하기엔 내용이 많고, 선구자들의 흔적을 링크해두자. 무료 마인드맵 FreeMind 설치하기 핫키로 배우는 FreeMind 무료 마인드맵으로 생각 정리하기 Freemind로 마인드맵 작성하기 FreeMind 번역 수정 및 추가하기 FreeMind 속성 기능 활용하기 지도를 표시하는 마인드맵 마인드맵 찾기/바꾸기 마인드맵에 이미지, 파일, 링크, 구름 삽입하기 보안 기능으로 더욱 똑똑해진 마인드맵 브레인스토밍을 비롯한 회의 도구로 무료 마인드맵 Freemind 활용하기 (from : https://en.wikipedia.org/wiki/List_of_concept-_and_mind-mapping_software#/media/Fi..

IT/ASIC | FPGA 2016. 11. 17.

Flipchip vs wire bond

Flipchip vs wire bond 무조건 모든 칩들을 하나의 실리콘 다이로 올릴 수는 없다. Fab 특성, 공정에 따라 어쩔 수 없이 Die 가 나누어 질 수 밖에 없는 경우가 있다.이 경우, SiP를 해야 하는데 일단 대표적으로 2개의 방법을 알고 싶어 조사.머 어렵게 말고 그림 하나로 해결.. 그림출처 : http://images.slideplayer.com/18/5765728/slides/slide_35.jpg 이상 자세한 내용은 시간 있을 때 따로 정리..

IT/Bookmark 2016. 10. 19.

[링크] 대만 무료 와이파이 iTaiwan

대만 무료 와이파이 iTaiwan 원본글은 여기로http://emptydream.tistory.com/4115 이 무료 와이파이를 이용하려면 일단 등록을 해야 한다. 등록하는 방법은 두 가지가 있다. 첫번째는 인터넷으로 하는 방법. > iTaiwan 홈페이지 접속 -> Registration 혹은 Register Now 클릭 -> 이건 내국인 용이므로 외국인은 FAQ로 가라고 돼 있음. FAQ 클릭 -> "Is iTaiwan service available to foreign visitors?" 항목에서 온라인 등록 링크 클릭 -> 등록. (from http://itaiwan.gov.tw/en/gmap.php)엄청난 와이파이의 눈~ 징그럽네 ^^

IT/Bookmark 2016. 10. 7.

팁 - 사진인화 해상도 선택

사진인화 해상도 선택 - 기본적으로 사진 파일 사이즈가 너무 크다 머 이렇게 까지 자세히 찍어놓을 필요가 있는지. 궁금해서 여기저기 검색. (from 알아두면 유용한 사진인화 팁(TIP) - 인화 사이즈와 해상도) 위 링크로 가셔서 자세한 내용은 더 읽어보시면 좋아욧~ 머 이정도로 알아도 좋지만 ^^;;;

IT/ASIC | FPGA 2016. 9. 26.

반도체 공정 쉽게 알기 - 삼성반도체이야기 링크

반도체 공정을 아주 쉽게 잘 설명해 둔 링크 반도체 공정 이해하기 from 삼성반도체이야기 블로그반도체 8대 공정 1탄. 반도체 집적회로의 핵심재료, 웨이퍼란 무엇일까요? 반도체 8대 공정 2탄. 웨이퍼 표면을 보호하는 산화공정(Oxidation) 반도체 8대 공정 3탄. 전자산업의 혁명, 집적회로(IC, Integrated Circuit) 반도체 8대 공정 4탄. 웨이퍼에 한 폭의 세밀화를 그려 넣는 포토공정(Photo) 반도체 8대 공정 5탄. 특정 회로패턴을 구현하는 식각공정(Etching) 반도체 8대 공정 6탄. 반도체가 원하는 전기적 특성을 갖게 하려면? 반도체 8대 공정 7탄. 전기를 통하게 하는 마지막 작업, 금속 배선 공정 반도체 8대 공정 8탄. 합격으로 가는 첫 번째 관문 EDS(El..

IT/ASIC | FPGA 2016. 9. 22.

edge detect pulse - 트리거된 이벤트를 알아내 한 클럭 pulse 만들기

머 제목부터 어렵다.정하기가..국어가... 왜 - 시나리오어떤 신호가 '1' 인 상태로 여러 클럭에 걸쳐져 있다.그런데 나는 '0' 에서 '1'로 올라간 이벤트를 알려주는 것처럼 한 번의 사건에 한 클럭만큼의 이벤트 펄스를 만들기를 원한다.해결은 그림으로이렇게 하면 된다. 즉 그림의 OUT 신호를 보고 사용하면 해결~~그림은 남이 그린 것이므로 원본글의 위치를 알려드립니다.보시고 HDL 코드도 필요하다고 생각하시면 해당글에 가셔서 꼭 읽어보세요. http://www.boldport.com/blog/2015/4/3/edge-detect-ad-nauseam 즐~~